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兼容ARM9的软核处理器设计：基于FPGA
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6.5 适于兼容ARM9微处理器的三级架构

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2022-01-24 12:52:00
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  • 前言
  • 第1章 数字电路设计模型
    • 1.2 组合逻辑
    • 1.3 时序逻辑
    • 1.4 同步电路
    • 1.5 同步电路时序路径
    • 1.6 RTL描述
    • 1.7 综合生成电路
    • 结束语
  • 第2章 Verilog RTL编程
    • 2.2 Verilog描述语句对应电路
    • 2.3 如何进行RTL设计
    • 2.4 RTL设计要点
    • 2.5 UART串口通信设计实例
    • 结束语
  • 第3章 Modelsim仿真
    • 3.2 testbench文件
    • 3.3 Modelsim仿真工具
    • 3.4 UART串口仿真实例
    • 结束语
  • 第4章 FPGA开发板原型验证
    • 4.2 FPGA开发板
    • 4.3 FPGA设计开发流程
    • 4.4 FPGA设计内部单元
    • 4.5 UART设计在Altera FPGA的下载执行
    • 4.6 UART设计在Xilinx FPGA的下载执行
    • 结束语
  • 第5章 ARM9微处理器编程模型
    • 5.2 ARM处理器架构
    • 5.3 微处理器基本模型
    • 5.4 ARMv4架构模式
    • 5.5 ARMv4架构内部寄存器
    • 5.6 ARMv4架构的异常中断
    • 5.7 ARMv4架构支持的ARM指令集
    • 5.8 ARM指令与中断分析
    • 结束语
  • 第6章 兼容ARM9微处理器Verilog RTL设计
    • 6.2 经典的三级流水线架构
    • 6.3 经典的五级流水线架构
    • 6.4 三级流水线改进架构
    • 6.5 适于兼容ARM9微处理器的三级架构
    • 6.6 影响流水线架构执行的四种状况
    • 6.7 第一级：取指阶段的Verilog RTL实现
    • 6.8 第二级：乘法运算阶段的Verilog RTL实现
    • 6.9 第三级：加法运算阶段的Verilog RTL实现
    • 6.10 寄存器组的写入
    • 6.11 CPSR/SPSR的写入
    • 6.12 数据池的读写
    • 6.13 第四级：读操作数据的回写
    • 结束语
  • 第7章 Hello World—兼容ARM9处理器内核运行的第一个程序
    • 7.2 使用RealView MDK编译Hello World程序
    • 7.3 Modelsim仿真输出Hello World
    • 7.4 建立hello World的FPGA设计工程
    • 结束语
  • 第8章 Dhrystone Benchmark—兼容ARM9处理器内核性能测试
    • 8.2 移植Dhrystone 2.1进行编译
    • 8.3 使用Modelsim仿真运行Dhrystone Benchmark
    • 8.4 在线可编程的FPGA SoC设计工程
    • 8.5 Dhrystone Benchmark在开发板中运行
    • 结束语
  • 第9章 uClinux仿真—结合SkyEye，启动不带MMU的操作系统
    • 9.2 以ARM7TDMI为核心的单片机
    • 9.3 uClinux嵌入式操作系统
    • 9.4 SkyEye硬件模拟平台
    • 9.5 Modelsim下仿真uClinux启动过程
    • 结束语
  • 第10章 Linux操作系统仿真—结合mini2440开发板，启动带MMU的操作系统
    • 10.2 S3C2440A 32位微控制器
    • 10.3 mini2440 ARM9开发板
    • 10.4 NAND Flash仿真模型
    • 10.5 为兼容ARM9处理器内核增加协处理器指令
    • 10.6 建立仿真Linux操作系统的testbench
    • 结束语
  • 附录A 启动Linux操作系统的全部打印log信息
  • 附录B 兼容ARM9处理器内核带注释的Verilog RTL代码
  • 附录C 相关网址
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